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半導体製造 プロセス技術や工場の動向を知るための
 

「半導体の微細化は止まるのか」「3D実装は延命策となるか」、前工程と後工程のコラボを議論

ICEP論文委員
2014/04/28 08:20
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 エレクトロニクス実装技術の国際会議「ICEP (International Conference on Electronics Packaging) 2014」(2014年4月23~25日、富山国際会議場)では今回初めて、半導体前工程と後工程のコラボレーションを探るセッションが設けられた(セッションFA2)。技術的な側面ではなく経済的な側面からムーアの法則の限界が議論されている現時点において、前工程と後工程の研究内容をお互いに理解しあい、新たに協業すべきテーマを見つけるのが狙いである。合計七つの発表後にパネルディスカッションが設けられた。

招待講演では前工程技術の詳細な解説も

 まず前工程側から3件の招待講演があった。東京工業大学は微細化技術の最新情報とベンチマーク結果を紹介した(論文番号FA2-1)。ダブルパターニングやSelf-Assemblyのような新たな加工技術の進展により、MOSFETの性能向上は継続している。デバイス性能比較ではトライゲートFETやIII-V族化合物半導体チャネルなどによるさらなる改善の方向性が示された。

 前工程の技術がここまで詳細に紹介されるのはICEPでは珍しく、貴重な機会だった。さらに、More than Mooreに向けて新たな機能がシリコン上に次々に実現されてきたことが示され、More MooreおよびMore than Mooreに続く第3の軸として、より良い暮らしを実現するための“More Comfort”という方向性が提案された。

 続いて登壇したLEAP(Low-power Electronics Association & Project)は、FPGAのチップ面積をスケーリングとは独立して大幅に縮小できる技術として、配線工程で形成可能な原子スイッチを紹介した(論文番号FA2-2)。書き換え回数は103回程度という制限があるが、オン/オフ比が104~105程度と高いため、超微細なスイッチ素子としての応用が期待される。FPGAのSRAMスイッチ回路を130万個の原子スイッチで置き換えたところ、チップ面積を1/4に縮小でき、さらに0.3Vという超低電圧でも動作するという大幅な性能改善がみられた。配線間に作りこむ機能素子はパッケージ基板やウエハー上再配線技術とも融合できる可能性があり、コラボレーションのテーマにふさわしいだろう。

 続いてルネサス エレクトロニクスが、Wide I/O DRAMと28nm世代SoCをTSV(Si貫通ビア)で接続した3次元実装パッケージの信頼性を示した(論文番号FA2-3)。TSVのテスタビリティについて詳細な検討がなされており、Cu-Popup対策向けテスト回路についての発表はとりわけ興味深かった。チップ間の封止にはNCFやNCPを用いたpre-applied工法を使用している。封止プロセスには問題がないが、現状のPoPと比較すると論理回路のホットスポットによるDRAMへの熱の影響が無視できないという。これを解決するための対策としては、熱に強いメモリー(MRAMやReRAM)を採用する、2.5D構造に戻す、SoCの熱特性を改善する、などの方法を提示した。

 招待講演の最後に登壇したのは日本IBM。半導体デバイスを用いたITシステムの例として、次世代コンピュータに関する方向性を示した(論文番号FA2-4)。IoT時代におけるデータ爆発を解決するためには、第3世代のコンピュータであるCognitive Computerが必要であるとした。そこでは人間の脳のシナプスを模倣し、ロジック機能とメモリー機能を同一点で実現するようなデバイスの実現が求められるという。人間の脳はコンピュータとは異なり、低消費電力であるだけでなくファンアウトの数が圧倒的に多い。そのため、新たな実装技術としては、Controlled IMC、IMS、次世代I/P、Optical MCMなどが重要であるという。

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