実際の製品設計に役立つような企業の研究を集めたセッションがドイツ・ドレスデンで開催されていた「DATE 14:2014 Design, Automation and Test in Europe」(2014年3月24日~28日)にあった。「セッション11.3:Industry Relevant Research and Practice for System Design」がそれである。

 このセッションには、15分間と短い講演が6件あり、盛りだくさんだった。それぞれの企業が何を設計の課題としていて、その解決のために社内で設計ツールや設計フローに関してどのような工夫をしているかを明らかにした。講演者は独Infineon Technologies社、オランダNXP Semiconductors社, 米Princeton University(論文共著者は米Intel社)、仏CEA-LIST(論文共著者はCEA-LETIなど)、米Siemens社(論文共著者は独Siemens社など)、韓国Pusan National University(論文共著者は韓国Samsung Electronics社)から登壇した。

 最初に登壇したInfineonのWolfgang Ecker氏は、「The Metamodeling Approach to System Level Synthesis」と題して講演した。ソフトウエア開発を効率的に行うための抽象度の高いモデリングと仕様技術手法(Metamodeling)を紹介した。

写真1●DVFS回路を論理合成で生成 NXPのスライド。
写真1●DVFS回路を論理合成で生成
NXPのスライド。
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 2番目のNXPのYu Pu氏は、「Logic Synthesis of Low-power ICs with Ultra-wide Voltage and Frequency Scaling」と題して、非常に広い範囲でDVFS(dynamic voltage and frequency scaling)を行う回路を論理合成で設計するフローについて講演した。DVSの範囲は0.65~1.1V、DFSの範囲は3.6~100MHzを想定している。ライブラリ制限をかけずに論理合成を実行すると、通常の電圧条件では論理合成ツールはバッファ挿入よりゲートサイジングを選び、低電圧の条件では論理合成ツールはゲートサイジングよりバッファ挿入を選ぶという(写真1)。

 上述の範囲で論理合成すると、0.65Vで3.59MHzと低電圧・低周波数動作になってしまう。そこでLibrary Pruningと呼ばれる手法を使う。具体的には、低電圧でも動作特性のよいセルのみをライブラリに残すことにした。この結果、多少の面積増加はあるものの、目標にした0.65Vでの3.66MHz動作を実現することができたという。

 3番目のPrinceton大のPramod Subramanyan氏は、「Formal Verification of Taint-propagation Security Properties in a Commercial SoC Design」というタイトルで講演した。SoC内部のセキュリティエンジンがシステム全体を守ることができるかどうかを検証する手法を発表した。

写真2●SoCの消費電力と発熱を予測するシステム CEA\-LISTのスライド。
写真2●SoCの消費電力と発熱を予測するシステム
CEA-LISTのスライド。
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 4番目のCEA-LISTのTanguy Sassolas氏は、「Early Design Stage Thermal Evaluation and Mitigation: the Locomotiv Architectural Case」というタイトルで講演した。DVFSによる電力管理を使って、SoCの消費電力と発熱を予測するシステムを紹介した(写真2)。同システムには、論文共著者になっている仏DOCEA Power社のEDAツール「Aceplorer」、「AceThermalModeleler」、「AceTLMConnect」が含まれており、SystemCレベルのTLM(transaction level modeling)シミュレーションから得た動作率を使って、消費電力と発熱を予測するフローを見せた。