台湾TSMC（Taiwan Semiconductor Manufacturing Co., Ltd.）は、2013年末までに少量生産（リスク量産）を始める16nm世代のプロセス技術を発表した（講演番号9.1）。モバイル機器やコンピューティング機器用のSoC（system on a chip）向けで、同社として初めて立体トランジスタ（FinFET）を導入した。28nm世代プロセス（high-kゲート絶縁膜/メタル・ゲート版）に比べてトランジスタの集積密度は2倍に高まり、トランジスタの動作速度を35％向上または消費電力を55％低減できるという。
TSMCは現在、20nm世代プロセス（20SOC）をリスク量産中で、続く16nm世代プロセスについても近くリスク量産を始める。16nm世代プロセスではSRAMやリングオシレータ、さらには英ARM社のプロセサ・コア「Cortex-A57」を載せたテスト・チップを試作済みである。今回の講演ではこのうち、プロセス技術やトランジスタ特性、SRAMの試作結果などを示した。
16nm世代プロセスは、20nm世代プロセスのメタル配線技術（BEOL）を踏襲しつつ、平面トランジスタをFinFETで置き換えた構造を採る。FinFETには28nm世代と同様のゲート・ラスト（replacement gate）方式のhigh-kゲート絶縁膜/メタル・ゲートを組み合わせる。7層のCu-low-k配線を採用し、第1メタル配線のハーフピッチは32nm。フィン・ピッチは48nmで、ゲート長は30nmと34nm、50nmの3通りを用意する。第1メタル配線のパターニングにはダブル・パターニング技術を、フィンの形成にはピッチ分割技術（pitch-splitting technique）をそれぞれ用いた。
試作した低リーク版トランジスタ（ゲート長34nm）のオン電流は、電源電圧0.75V、オフ・リーク電流30pA/μmの条件でnMOSが520μA/μm、pMOSが525μA/μm。短チャネル特性はDIBL（drain induced barrier lowering）が30mV/V未満と良好である。特性ばらつきにも強く、ばらつきの指標となるAVt値は28nm世代プロセスと比べてnMOSで36％改善し、pMOSで24％改善した。
加えて、128MビットSRAMを試作し、高い歩留まりで完全動作することを確認している。トランジスタ当たり1個だけのフィンを使う高密度版SRAMは、セル面積が0.7μm2、電源電圧0.6Vの条件で120mVのSNM（static noise margin）を確保した。SRAMの最小駆動電圧は、平面トランジスタを用いる場合に比べて220mV低減できたとする。試作したSRAMのチップ写真は論文には掲載せず、講演のスライド資料でのみ披露した。
