韓国Samsung Electronics社は、2013年8月13～15日に米国カリフォルニア州Santa Claraで開かれたフラッシュ・メモリ技術に関する国際会議/展示会「Flash Memory Summit（FMS） 2013」において、同年8月6日に量産開始を発表した3次元NANDフラッシュ・メモリ「Vertical NAND（V-NAND）」に関する基調講演を行った（関連記事）。V-NANDの実現技術や基本特性を説明したほか、同メモリを搭載したエンタープライズ（企業向け）SSDのサンプル出荷を開始したことを明らかにした。講演タイトルは「Ushering in the 3D Memory Era with V-NAND」である。
登壇したSamsung社 Executive Vice President, General Manager, Semiconductor R&D CenterのE.S. Jung氏は、現在1Xnm世代まで微細化が進んでいる平面（プレーナ）構造の浮遊ゲート型NANDフラッシュ・メモリ（以下、プレーナNAND）が、大きく二つの理由から微細化限界を迎えていると述べた。一つは隣接するメモリ・セル間の干渉の増大という物理的限界、もう一つはパターニング（リソグラフィ）コストの増大という経済的な限界である。
これらを解決する手段となるのが、メモリ・セルを3次元方向に積層して集積度（ビット密度）を高める3次元NANDフラッシュ・メモリだとする。V-NANDでは、プレーナ構造における浮遊ゲート（多結晶Si）に代えて、SiN膜に電子を貯めるチャージ・トラップ膜を採用する。設計ルール（最小加工寸法）が30～40nmのメモリ・セルを24段積層することで、20nm世代のプレーナNANDに比べて2倍の集積度を実現したという。設計ルールを従来の20nm前後から30～40nmへ緩めることによって、セル間干渉とリソグラフィ・コストの問題を同時に解決できるとしている。
V-NANDを実現する上で最も難度が高かったのは、多段のメモリ・セルを一括形成するために欠かせない、多層膜の上から下までを貫く穴（貫通穴）を形成する工程だという。貫通穴の数は25億（5万×5万）個で、アスペクト比は約40である。
V-NANDの動作性能は、プレーナNANDに比べて優れるとJung氏は主張した。Samsung社が量産を開始した2ビット/セル（MLC）の128GビットのV-NANDでは、20nm世代のプレーナNANDに比べて、書き込み速度は2倍、書き換え可能回数は10倍の10万回、消費電力は1/2にそれぞれ改善されるという。書き込み速度が高まるのは、ワード線間のセル間干渉が小さいことから、ワード線当たり1回の書き込み動作（one time programming）で書き込めることによるとする。書き換え可能回数が高まるのは、メモリ・セル当たりに保持できる電子数がプレーナNANDの約3倍の1000個程度に増えるためだという。消費電力を低減できたのは、回路設計の最適化などにより、動作時電流をプレーナNAND比で約半分の14mAに抑えたからだとしている。チャージ・トラップ型セルは一般に消去速度が遅くなりやすいが、この点については「用途ごとの回路設計に依存する」（Jung氏）として明言を避けた。
V-NANDの量産は「順調に立ち上がっており、歩留まりも良好（reasonable）だ。コストも安い」（Jung氏）と主張する。今後、メモリ・セルの積層数を増やすことによって、1チップで「Tビット級のメモリ容量を実現できる」（同氏）。同社の講演スライドには、1Tビットの実現時期が2017年にプロットされていた。将来的には3ビット/セル（TLC）の実現も可能とする。
