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HOME電子デバイス2013 VLSI > 【VLSI】新規アーキの発表が相次ぐΔΣモジュレータ・セッション、高性能化では従来アーキに軍配

2013 VLSI

【VLSI】新規アーキの発表が相次ぐΔΣモジュレータ・セッション、高性能化では従来アーキに軍配

  • VLSI Symposia委員
  • 2013/06/14 00:26
  • 1/2ページ

 「2013 Symposium on VLSI Circuits」(2013年6月12~14日、京都市)のセッション5では5件のΔΣモジュレータに関する発表があった。それぞれの発表で、特徴的なアーキテクチャが提案され興味深い内容であったが、従来性能を大きく書き換えるようなアイデアではなく、全体として小ぶりな発表であった。

 最初の発表(講演番号C5-1)は、台湾MediaTek社からで、30MHz帯域、75dBのSNDR、変換効率で46fJ/conv.を達成している。手法としては、従来アーキテクチャを詳細に解析し、最も電力を消費しないアーキテクチャを選択し、さらに独自のループ安定化手法をアレンジして低消費電力化を図っている。ただし、高速なサンプリング・クロックを用いるため、フィードバックDAC部にDWA手法が使えず、アナログ・キャリブレーションでSNDRを向上させているのがマイナスポイントである。実際、今後ΔΣモジュレータの広帯域化を進めていく上で最も問題となりそうなのは、このDWA手法をどう高速化するかではないだろうか?

 次の発表(C5-2)は、米University of Michigan(発表者の現時点の所属は米Qualcomm社)からのバンドパスΔΣモジュレータの新しいキャリブレーション手法の提案である。従来は共振器のRC時定数を用いてバンドパス周波数を調整していたが、フィードバックDACの出力波形の波高値を調整するか、あるいはデューティー比を調整することにより、中心周波数調整を行うという提案である。理論的に新しく、応用範囲が広がれば面白い提案である。発表者はデューティー比を調整する手法にこだわって発表していたが、波形のデューティー比は、環境変動の影響を受けやすそうであるので、波高値調整のほうが実用的であると感じる。

 3番目の発表(C5-3、米Intel社)は、離散型のΔΣモジュレータの量子化器に8ビットのSARを用いた構成の提案である。2次のMASH構成に比べて優位性があるとの主張であったが、66dB程度のSNDRは性能に物足りなさを感じる。既に「ISSCC 2013」でパナソニックから、フィードバック方式でないオーバーサンプルSARで、この方式を凌駕する70dB以上のSNDR性能を持つ回路構成が提案されており、時既に遅しの感がある。

 4番目の発表(C5-4、台湾National Taiwan University)は、積分器にVCOを用いた生体モニタリング用の1次のCTΔΣモジュレータの発表である。特徴的なのはデジタル部が1Vでアナログ部は0.5Vで動作する点である。回路的には、VCOを積分器に用いることで、オペアンプレスのΔΣモジュレータをシンプルな構成で作り上げており、面白い提案といえるが、実際高いPSRRやCMRRが要求されると考えられる生体モニタリング・システムでオペアンプレスのシステム構成が実現されるかが問題であろう。どの道どこかで、オペアンプを使うのであれば、本回路構成の意義が薄れてしまう。

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