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【VLSI】Technologyのハイライト論文は22nm世代の混載DRAMから有機イメージ・センサまで多彩

稲葉 聡=東芝エレクトロニクス韓国社
2013/06/13 21:34
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Intel社の混載DRAMのキャパシタ
Intel社の混載DRAMのキャパシタ
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 「2013 Symposium on VLSI Technology」(2013年6月11~13日、京都市)の初日の午前中には、2件の基調講演に続いてハイライト論文のセッションが開催された。選ばれた論文は4件である。

 まず、米Intel社が22nm世代向けのロジック混載DRAM技術を発表した(講演番号T2-1)。同社は2012年以降、VLSI Symposiaを始めとするいくつかの機会で、3次元(Tri-Gate)トランジスタ技術について報告している。今回は同技術とCOB(capacitor over bitline)構造のMIMキャパシタを組み合わせて、0.029μm2のDRAMセルを実現した。M4配線層までを形成してから一気にM2レベルまで開口し、M2を除去した後にMIMキャパシタを作り込む方法を採用している。メモリ・セル当たり0.1pA以下のリーク電流と14.2fFのキャパシタ容量を実現しながら、データ保持時間は90℃で100μs以上であるとした。

 印象的だったのは歩留まりにも言及したことで、欠陥密度は順調に低減しているという。22nm世代の混載DRAM技術に関する発表は業界初ということもあり、この発表は多くの聴衆の関心を集め、質疑応答も活発だった。

 2件目と3件目は、SiGeチャネルおよびGeチャネルのpFETに関するものだった。2件目は米IBM社と米GLOBALFOUNDRIES社の共同チームによる発表で、SiGe-on-Insulator型のトライゲートpFETを作製した成果である(講演番号T2-2)。フィン幅を18nm以下、ゲート長を18nmに縮小しつつ、良好なトランジスタ特性を得ている。ソース/ドレイン領域にイオン注入せずに不純物領域を形成するプロセスを採用しており、1.0V動作時のオン電流は1.1mA/μm(オフ電流は100nA/μm)である。Ge濃度はSGOI領域において27%、ソース・ドレイン領域において40%程度で、キャリア移動度はSi比で2.9倍という。

 2012年のIEDMでは、SiGeチャネルのETSOIトランジスタにおいて、チャネル幅を狭くするほど電流特性が改善することが報告されている。今回の報告はそれを一歩進め、トライゲートFETで同様の効果を実証したものである。

 3件目はベルギーIMECとGLOBALFOUNDRIES社の共同チームによるもので、いささか変わった技術の発表だった(講演番号T2-3)。STIに囲まれた領域にSiGeひずみ緩和バッファ層を形成し、そこにさらにひずみGe層を形成して、その部分に高性能pFETを形成するという提案である。

 一般に、基板全面にSiGeをエピタキシャル成膜すると、nFETに対しては良い影響を与えない。今回は、pFETを形成する領域のSiをリセス・エッチングした後にSiGeをエピタキシャル成膜し、CMPで余分な部分を除いてからひずみGe層を形成するという方法を採った。この方法ではnFETをSi領域に形成できるため、素子特性への影響は無視できるという。

 この発表では、イオン注入なしで量子井戸構造を形成し、それをせり上げ型のSiGeソース・ドレイン領域として使うことを提案している。Ge濃度は75%である。ゲートラスト構造を採用し、金属ゲート電極への置き換え技術やコンタクト領域でのGe合金形成技術などを盛り込むことによって、ゲート絶縁膜厚1.7nmの条件で550cm2/Vsという高いホール移動度を実現している。Ge MOSFETは他のセッションでも高性能なものが数多く報告されており、着実な進化が見られる。

 4件目の発表は、パナソニックと富士フイルムによるもので、有機光電膜(optical photoconductive film: OPF)をイメージ・センサに使うことを提案したものである(講演番号T2-4)。有機光電膜を使うと、Siフォトダイオードに比べて薄膜であるにも関わらず、光吸収効率(感度)を高められる。加えて、有機光電膜は良好な絶縁体であることから、高い電圧を加えてもリーク電流が小さく、その分だけ光の飽和レベルを高められる。従来型CMOSイメージ・センサに比べると、飽和レベルに達するまでの電荷量は約4倍で、ダイナミック・レンジは88dBである。

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