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HOME電子デバイス2013 VLSI > 【VLSI】東芝、サンプル出荷を間近に控える3次元NAND「BiCS」について講演

2013 VLSI

【VLSI】東芝、サンプル出荷を間近に控える3次元NAND「BiCS」について講演

  • 大下 淳一=日経BP半導体リサーチ
  • 2013/06/12 09:00
  • 1/2ページ
セル電流の低下を克服
セル電流の低下を克服
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他の3次元NANDとの比較
他の3次元NANDとの比較
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NAND以外にも応用できる
NAND以外にも応用できる
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 東芝は、メモリ・セルを3次元方向に多段積層する次世代NANDフラッシュ・メモリ「BiCS(Bit Cost Scalable)」について、「2013 Symposium on VLSI Technology」(2013年6月11~13日、京都市)で招待講演を行った(講演番号:T6-1)。登壇者は同社 セミコンダクター&ストレージ社の仁田山晃寛氏、講演タイトルは「Bit Cost Scalable(BiCS) Technology for Future Ultra High Density Storage Memories」である。

 BiCSは、東芝が浮遊ゲート技術に基づく現行のNANDフラッシュ・メモリの微細化限界後をにらんだ「ポストNANDメモリ」として、2007年にコンセプトを発表した技術。多層膜の成膜とエッチングを用いて、多段のメモリ・セルを一括で形成できる点が大きな特徴だ。同社は2013年内にもBiCSのサンプル出荷を始める意向とみられる。

 講演では、当初考案した構造から改良を重ねて、動作速度やデータ保持特性などの弱点を克服してきたことを紹介した。例えば、「P-BiCS」と呼ぶ構造を導入してメモリ・セルの特性を改善した他、多結晶Si-TFTのチャネル移動度を高めることでメモリ・セルの積層数を増やした場合のセル電流の低下を克服したことや、SONOS膜の形成手法を改良してデータ保持特性を改善したことなどを挙げた。その上で、他社が開発中の3次元NANDフラッシュ・メモリとBiCSを比較し、製造工程数やメモリ・セル面積、ディスターブ耐性などにおいて「Tビット級のストレージを目指す技術としてはBiCSが最も有望」(仁田山氏)との見方を示した。BiCSのスケーラビリティに関しては、「5世代分くらいは延命できるようにしたい」(同氏)とした。

 同氏は、BiCSと同様のプロセス技術を用いた3次元構造のReRAM(抵抗変化型メモリ)やPRAM(相変化メモリ)がここにきて発表され始めていることを指摘。将来的には、BiCSのコンセプトをさまざまな新型メモリに応用できる可能性があると述べた。

各社がこぞって3次元NANDをサンプル出荷へ

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