米Intel社はトライゲート・トランジスタ（FinFET）技術を用いた22nm世代のDRAM混載SoC技術を開発し、「2013 Sympoium on VLSI Technology」（2013年6月11～13日、京都市）で発表した（講演番号：T2-1）。SoC混載メモリの集積密度としては過去最高という17.5Mビット/mm2を実現している。データ保持時間は95℃で100μs以上であり、動作速度は1GHz以上を実現できるとしている。講演では128Mビットの混載DRAMマクロの評価結果を示し、1Gビットのテスト・チップの写真も披露した。生産開始からわずか3カ月で、同社が22nm世代の論理LSIに混載しているSRAMと同等の製造歩留まりを達成したという。ただし、既に量産を開始しているか否かや、今後の量産計画については言及を避けた。
Intel社は従来、SoCに混載するメモリとしてはもっぱらSRAMを用いてきた。今回、DRAMを採用したのはSRAMに比べてメモリ集積密度を高められるからだという。試作した128Mビットの混載DRAMマクロのセル面積は0.029μm2で、22nm世代の混載SRAM（0.092μm2）の1/3以下である。
同社はかねて、ゲート長などが異なる複数種類のFinFETを同一チップに集積するプロセス技術をSoC向けに開発してきた。今回は高速版トランジスタをロジック部に、低リーク電流版トランジスタを混載DRAMのアクセス・トランジスタ部に適用することで、データ保持特性に優れ、しかも動作速度の高い混載DRAMを実現した。自己整合方式のコンタクト形成技術を採り入れ、コンタクトとゲート電極との距離を適切に設計したことも、リーク電流の低減に寄与したという。キャパシタは、第2～4メタル配線の層間絶縁膜に高アスペクト比のトレンチを形成するCOB（capacitor on bitline）構造を採用した。メモリ・セル当たりのキャパシタ容量は14.2fFと大きく、リーク電流は0.1pA以下と小さい。
注目度の高さを反映し会場から質問相次ぐ
