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【VLSI】TSMC、28nm世代のTSVプロセスにエアギャップ技術を導入

木村 雅秀=日経BP半導体リサーチ
2013/06/11 21:23
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 台湾TSMC(Taiwan Semiconductor Manufacturing Co., Ltd.)はTSV(Si貫通ビア)のライナー絶縁膜にエアギャップ(空隙)を導入することで、TSVの寄生容量とTSV起因のストレスをそれぞれ抑制する技術を開発し、「2013 Symposia on VLSI Technology and Circuits」(2013年6月11~14日、京都市)で発表した(講演番号T4-3)。講演タイトルは「An Integrated Air Gap Structure to Achieve High-Performance TSV Interconnects for 28nm 3D-IC Integration」。

(TSMCの資料)
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 TSVの寄生容量はライナー絶縁膜の比誘電率に比例するため、エアギャップを導入して比誘電率を下げることで寄生容量の低減が可能になる。また、TSVのCuが熱膨張する際に生じるストレスは周辺のトランジスタにひずみをもたらし、トランジスタ特性を変化させるが、この影響もエアギャップの導入によって緩和できる。こうしたTSV向けのエアギャップ技術はこれまでも報告されていたが、TSMCは今回28nm世代のテスト・チップでその効果を検証した。

 エアギャップは次のようにして形成した。まず、SiエッチングによってTSVのビア・ホール(孔)を加工した後、孔の内壁に犠牲材料と絶縁材料の積層膜を形成する。次にCu埋め込み後、犠牲材料を除去することによってTSVの周囲にエアギャップを形成した。この手法では、エアギャップはTSVの近傍に形成されるため、エアギャップがライナー絶縁膜の一部として機能するという。TSVから離れた場所にエアギャップを形成する手法も報告されているが、今回の手法の方が寄生容量やストレスを抑制しやすく、しかもムダなSi面積が生じにくいという。

 TSVの側面全体をエアギャップで覆うことも可能だが、今回はあえてSi表面側の一定の深さにのみエアギャップを形成している。こうすると、寄生容量の低減効果は低くなるものの、製造工程を簡略化できる。また、トランジスタはSi表面側に形成されていることから、ストレスによるトランジスタ特性の変化を緩和するためには、Si表面側にエアギャップを形成するだけで十分とする。

TSVの寄生容量を18%低減

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