東北大学とNECの共同チームは、書き込み速度を従来比20倍に高めたロジック混載向け不揮発性メモリ技術を開発した。詳細を「2013 Symposia on VLSI Technology and Circuits」（2013年6月11～14日、京都市）で発表する（講演番号C9-4）。講演タイトルは「A 1.5nsec/2.1nsec Random Read/Write Cycle 1Mb STT-RAM Using 6T2MTJ Cell with Background Write for Nonvolatile e-Memories」。

　同研究チームは、2012年のVLSI Symposiaにおいて4トランジスタ-2MTJ構成のロジック混載向け不揮発性メモリを発表済みである（関連記事）。ただし、この構成で大容量の混載メモリを実現しようとすると、寸法が小さく、従って電流駆動能力の低いトランジスタを使用する必要があり、結果としてMTJ素子への書き込み時間が長くなってしまうという課題があった。具体的には約40nsの書き込み時間が必要だった。

　今回は揮発性メモリ（SRAM）とMTJ素子を並列接続した6トランジスタ-2MTJ構成に変えることで、この問題を解決した。この新しい構成では、データは最初にSRAMに書き込まれ、その書き込み時間は約2.1nsと短い。その後、約5.3nsの時間をかけてMTJ素子にバックグラウンドでデータを書き込む。データを完全に書き込んだ後、64個のメモリ・セル（グレイン）単位で電源を遮断することで消費電力を低く抑える。

L3キャッシュへの応用を狙う