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【ECTC】Intel、パッケージ基板内へのキャパシタ埋め込み技術をサーバー向けマイクロプロセサに適用

木村 雅秀=日経BP半導体リサーチ
2013/06/01 12:27
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 半導体パッケージ技術の国際学会「2013 Electronic Components and Technology Conference(ECTC)」(2013年5月28~31日、米国ラスベガス)の最終日、セッション27「Wafer Level and embedded Packaging」では、米Intel社がサーバー向けマイクロプロセサのパッケージ基板にキャパシタを埋め込む技術について報告した(講演番号27.4)。講演タイトルは「Embedded Capacitors in the Next Generation Processor」。

(Intel社の資料)
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 Intel社はサプライヤーとの協力によってパッケージ基板内に埋め込めるキャパシタ技術を開発し、2012年にサーバー向けマイクロプロセサで実用化した。いわゆるキャパシタ内蔵基板技術をIntel社が商用化したのは、これが初めてという。

 一般にサーバー向けマイクロプロセサでは電源電圧の安定化のためにパッケージ基板上に多くのデカップリング・キャパシタを搭載する。通常はBaTiO3ベースの積層セラミック・コンデンサ(MLCC)を使い、パッケージ基板のランド側に搭載するものをLSC(land-side capacitor)、ダイ(チップ)側に搭載するものをDSC(die-side capacitor)と呼ぶ。

(Intel社の資料)
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 パッケージ基板上に実装できるMLCCの体積には限界があるため、さらなる大容量化のためにはパッケージ基板のコア層にキャパシタを埋め込む必要がある。また、DSCやLSCではチップとキャパシタの距離を縮めることが難しく、インダクタンス成分が大きくなりやすいため、高周波領域におけるPDN(power delivery network)のインピーダンスを低減するためには基板へのキャパシタの埋め込みが有効とされている。

 Intel社は今回、サプライヤーとの協力によってBaTiO3ベースのMLCC技術とLTCC(low-temperature-co-firing-ceramic)技術を組み合わせた専用のキャパシタ(カスタム・キャパシタ)をパッケージ基板のコア層内に埋め込んだ。カスタム・キャパシタは単純な2端子構造ではなく、多数のスルーホール・ビアと上面/下面電極を持つという。この構造によってキャパシタのインダクタンス成分を約1.5pHと低く抑えた。キャパシタの厚さは約1mm。パッケージ基板のコア層をカットしてキャビティーを形成し、ここにカスタム・キャパシタを入れてポリマーで埋め込んだ。

(Intel社の資料)
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PDNのインピーダンスを大幅削減

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