「SEMI Forum Japan（SFJ）2013」（2013年5月21～22日、グランキューブ大阪）の会期初日に行われた「先端CMOSデバイス・プロセスセミナー」では、東京エレクトロン SPEプロセス開発本部 本部長の鄭基市氏が登壇した。講演タイトルは「東京エレクトロンの世界展開と開発戦略」である。講演では同社における五つの主要技術開発テーマとして、（1）パターニング、（2）次世代トランジスタ、（3）新メモリ、（4）TSV（Si貫通ビア）を用いた3次元実装、（5）450mm化を挙げ、それぞれの進捗状況と今後の計画を明らかにした。
（1）パターニングについては、マルチプル・パターニングやDSA（directed self-assembly）への取り組みを語った。このうちマルチプル・パターニングについては、自己整合（セルフアライン）方式のダブル・パターニングで問題となるLER/LWRに対応できるレジストを材料メーカーと共同開発した他、元のパターンのライン＆スペースを1/4に縮小するパターニング技術には既にメドを付け、例えばhp（ハーフ・ピッチ）44nmのパターンをhp11nmに縮小できるようになったことを紹介した。このライン＆スペースをさらに1/2に縮小できるかどうかが、次の技術課題になるという。
DSAについては、従来のリソグラフィ技術では対応が難しいコンタクト・ホールへの適用が有望だとし、どのようなプロセスが適するかが明らかになりつつあるとした。ここではベルギーIMECや化学メーカー、米国の大学などと共同研究を進めている。今後の技術課題としては、量産に耐えられる欠陥密度や均一性の実現を挙げた。
（2）次世代トランジスタについては、Ge/III-V半導体チャネルの研究を米Albany Nanotechにおいて米SEMATECHと共同で進めているという。例えば、III-V族チャネルFinFET向けのエッチング技術の開発を行っている。今後、開発を本格化させる計画である。
450mmはプラットフォーム標準化を牽引する考え
