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HOMEエレクトロニクス電子設計ISSCC 2013 > 【ISSCC】NECと東北大が狙う「待機電力ゼロSoC」が1歩前進、自動設計フローが整い大規模開発が容易に

ISSCC 2013

【ISSCC】NECと東北大が狙う「待機電力ゼロSoC」が1歩前進、自動設計フローが整い大規模開発が容易に

  • 小島 郁太郎=Tech-On!編集
  • 2013/02/19 17:48
  • 1/3ページ

 東北大学とNECは、「スピントロニクス技術を用いたロジックインメモリIC」の設計環境を整備したと発表した(ニュース・リリース)。同ICを設計するための基本的な回路のライブラリなどを開発して、CMOS SoC向けと同じ「RTL→GDS-IIの自動設計フロー」を整えた。

図1●MTJ素子 東北大学とNECのデータ。
[画像のクリックで拡大表示]

 今回のICは、電子が持つ性質であるマイナス電荷や微細な磁石であるスピンを利用した"スピントロニクス論理IC"の1つである。東北大学が従来から開発を進めている、磁性体に対して垂直な磁化をもつ垂直磁化MTJ素子を利用している。MTJ素子は、内部状態を不揮発に保持できる(図1)。

図2●NV-LIM構成の例 東北大学とNECのデータ。
[画像のクリックで拡大表示]

 このMTJ素子とMOS回路を一体にした「NV-LIM(nonvolatile logic-in- memory)」構成を採ることで、コンパクトなメモリ一体型の低電力論理ICを実現可能である(図2)。これまでに東北大学とNECは、NV-LIM構成で汎用的な検索回路(TCAM)や、FPGA用のLUT(look up table)、加算器などを設計・試作して、MTJ素子やNV-LIM構成を評価してきた(例えば、Tech-On!関連記事)。しかし、基本的に手設計だったために、小規模で繰り返し性の高い回路でも、レイアウト設計だけで、3~4人月の工数が必要だった。

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