「NANDフラッシュ・メモリはこれまで、微細化さえしていればコストを下げられたが、それが行き詰まってきた。非常に厳しい状況だ」。2012年10月に開催された「CEATEC JAPAN 2012」の基調講演に登壇した東芝の齋藤昇三氏（代表執行役副社長 電子デバイス事業グループCEO）は、NANDフラッシュ・メモリの大手メーカーである同社が直面している危機をこう素直に認めた。NANDフラッシュ・メモリは現在、スマートフォンやタブレット端末のストレージを一手に担っており、ノート・パソコンやサーバーでもHDDを置き換えつつある。躍進の背景には、メモリ・メーカーが微細化を競い、速いペースでコスト低減を進めてきたことがある。
ところが、NANDフラッシュ・メモリの微細化は既に19nm世代まで進んでおり、各社は微細化を続ける余地を失いつつある。浮遊ゲートに蓄積できる電子数が極端に少なくなってきた結果、正常にデータを読み書きできなくなったり、加工寸法を小さくすることで得られるコスト・メリットを製造コストの増分が相殺したりするといった問題にぶち当たっているからだ。メモリ・セルのビット線方向とワード線方向の寸法を一挙に縮小するのではなく、交互に縮小することで現行のNANDフラッシュ・メモリをできるだけ長く延命させる。そんな動きが出てきているほど、メーカーは追い詰められているのが実情だ。
この窮地をどのように切り抜けるのか――。選択肢は大きく三つある。（1）デバイス構造の工夫によって、現行の浮遊ゲート・セル技術を極限まで延命する、（2）メモリ・セルを3次元方向に多段積層することでビット密度を高める3次元NANDフラッシュ・メモリへ移行する、（3）NANDフラッシュ・メモリとは動作原理が異なる抵抗変化型メモリ（ReRAM）へ移行する、のいずれかである。2012年12月に米国サンフランシスコで開催された「International Electron Devices Meeting（IEDM） 2012」では、業界を代表するメモリ・メーカー3社がこれら三つの技術についてそれぞれ発表し、注目を集めた。
浮遊ゲート延命に自信を見せるMicron社
（1）の浮遊ゲート・セルの延命技術について講演したのが、米Micron Technology社である（講演番号2.1）。同社は独自のプレーナ（平面）構造のメモリ・セルを採用することで、当面は浮遊ゲートを延命できる可能性があるとの見方を示した。現行のNANDフラッシュ・メモリは、浮遊ゲートと制御ゲートの間の容量結合比を高めるために、高アスペクト比の浮遊ゲートを制御ゲートが覆う「ラップ（wrap）型」を採用している。ラップ型の浮遊ゲート・セルでは、微細化とともにアスペクト比が高くなって加工が難しくなるほか、浮遊ゲート間の干渉が深刻化してしまう。
これに対し、プレーナ型の浮遊ゲート・セルは、浮遊ゲートと制御ゲートの間にhigh-k絶縁膜を導入して容量結合比を稼ぐことにより、浮遊ゲートのアスペクト比を低く抑え、制御ゲートも平坦な形状にしている（図1）。加工が容易で、微細化した際の浮遊ゲート間の干渉も抑制できる。Micron社は業界に先駆けて、20nm世代のNANDフラッシュ・メモリからプレーナ型の浮遊ゲート・セルを導入している。今回の発表では、プレーナ型の浮遊ゲート・セルはラップ型に比べて加工技術の難度がはるかに低く、ラップ型が限界を迎えたとしても、さらに微細化できるとの見通しを示した。
