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キーワードで読み解く最新トピック

3次元IC

微細化に頼らずに半導体を進化させる

  • 木村 雅秀=日経BP半導体リサーチ
  • 2014/01/24 00:00
  • 1/3ページ

 ICの進化を牽引してきた微細化(スケーリング)がいよいよ限界に近づいてきた。今後、スケーリングに頼らずにICを進化させる技術として期待されているのが、チップ同士を3次元的に接続する3次元IC技術だ。

Samsung社が発表した3次元NANDフラッシュ「V-NAND」
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 現在最も微細化が進んでいるICはNANDフラッシュメモリーであり、トランジスタ1個で構成するメモリーセルのハーフピッチはわずか16nmという水準である。これ以上微細化を進めることは技術的にもコスト的にも難しく、次の世代ではメモリーセルを立体的に積層した3次元NANDフラッシュメモリーが必要になると考えられている。NANDフラッシュ大手の韓国Samsung Electronics社は2013年8月に「Vertical NAND(V-NAND)」と呼ぶ3次元NANDフラッシュの生産に着手したと突如発表し、半導体業界を驚かせた(関連記事)。

3次元NANDの構造(出典:有留 誠一、「3次元NANDフラッシュ・メモリ、2015年に本格量産へ」、『半導体ストレージ2014』、pp.34-45)
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 3次元NANDフラッシュはチップ上に24層や32層、将来的には100層以上ものメモリーセル層を搭載でき、2次元のNANDフラッシュに比べて高集積化が可能とみられている。しかも、多層構造のメモリーセルを半導体の前工程(ウエハー処理工程)で一括形成できるため、製造コストも低く抑えられる。個人的には、これこそ真の3次元ICではないか?と思うのだが、半導体業界では3次元NANDフラッシュを3次元ICと呼ぶことは少ない(モノリシック3D ICなどと呼ばれることはある)。通常、3次元IC(3D IC)といった場合はチップを積層し、TSV(Si貫通ビア)やマイクロバンプなどで互いに接続した構造を指すことが多い。

 この理由は定かではないが、前工程でトランジスタを積層する3次元NANDのような手法を一般のICに適用することは難しいという背景があるのかもしれない。例えば、CPUやDRAMなどのICの場合、チップ上でトランジスタを多層化することは今のところ難しい。通常、高品質なトランジスタはSi基板の表面に1層分しか作れないからだ。米Intel社が22nm世代のCPU「Ivy Bridge」で導入した3次元チャネル構造のトランジスタ「Tri-Gate」も、Si基板上に1層分しか作れないという点では従来と変わらない。一方、NANDフラッシュの場合はそれほど高品質なトランジスタが必要なく、多結晶Si柱の側壁に形成した多数のトランジスタを利用できるため、3次元化しやすいという事情がある。つまり、NANDフラッシュを除くCPUやDRAMなどのICでは、チップを積層することがトランジスタ層を3次元化するための近道といえる。

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