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HOMEエレクトロニクス電子デバイスエディターズ・ノート > “3次元”に向かう半導体技術

エディターズ・ノート

“3次元”に向かう半導体技術

  • 木村 雅秀=日経BP半導体リサーチ
  • 2013/09/18 05:00
  • 1/1ページ

 最近は半導体の分野で「3次元」というキーワードを頻繁に目にするようになりました。米Intel社が22nm世代で導入した立体チャネル構造の「3次元トランジスタ」や、8月に韓国Samsung Electronics社が量産を発表した「3次元NANDフラッシュ・メモリ」、TSV(Si貫通ビア)を用いて半導体チップを積層・接続する「3次元LSI」などです。

 半導体分野では従来の2次元的な微細化(スケーリング)がいよいよ限界に近づき、さまざまな3次元技術が必要になってきました。3次元トランジスタは既にマイクロプロセサで広く使われていますし、3次元NANDフラッシュ・メモリも2014年以降、サーバー機向けSSDなどを中心に普及すると期待されています。その一方で、TSVを用いた3次元LSIについては、一部のCMOSイメージ・センサやFPGAを除き、量産という話がなかなか聞こえてきません。

 3次元LSIに関しては、当初スマートフォン向けのアプリケーション・プロセサ(SoC)とDRAMに大量に使われるという話がありました。SoCとDRAMを積層し、高密度のTSVで3次元的に接続することで広いバンド幅を実現する「Wide I/O」と呼ぶ技術です。米Qualcomm社などのSoCメーカーが採用し、2013~2014年に量産が立ち上がると期待されていました。ところが、実際にはWide I/Oの採用は見送られてしまいました。

 理由はコストの高さにあります。野村證券のコスト分析によると、SoCとDRAMから成る3次元LSIの製造コストは、従来のPoP(package on package)品に比べて約2.4倍の水準にあります。一般にスマホ・メーカーが3次元LSIを採用する際の基準は「PoP品の1.1倍以下」とされていますので、それを大きく超えているわけです。現在、Wide I/Oの後継技術として、さらにバンド幅の広い「Wide I/O 2」が検討されていますが、こちらもコストが大きな壁になりそうです。

 その一方でコストの壁をうまく乗り越えそうな3次元LSI技術もあります。米Micron Technology社が2013年後半にもサンプル出荷を開始する次世代メモリ「Hybrid Memory Cube(HMC)」です。HMCはハイエンドのネットワーク機器やスパコンへの搭載を目指した3次元構造のメモリで、価格は従来のDDR3 SDRAMモジュールの5~10倍と、決して安くはありません。しかし、その分、バンド幅がDDR3の約15倍と広く、「コスト/性能比は十分に魅力的」(国内機器メーカーの部品調達担当者)なのだそうです。

 しかも、HMCは一部のハイエンド用途だけではなく、将来的にサーバー機や民生機器への展開も狙っている点が注目されます。民生機器への展開には「5年以上の時間がかかる」(Micron社)とのことですが、HMCの構造やスペックを大きく変えながら低コスト化を図るとしています。HMCのように、ハイエンドの市場で3次元LSI技術をまず製品化し、徐々に用途を広げるシナリオは時間がかかるものの、確実といえるかもしれません。今後、HMCがどのように市場を開拓していくのか、注目したいと思います。

 日経エレクトロニクスの9月16日号では、3次元LSI技術の特集を掲載しています(目次ページ)。実は同じ号で3次元NANDフラッシュ・メモリの論文も載せています。当初、一緒に「3次元の半導体技術」として特集にしようと考えていたのですが、技術の中身が大きく異なる上に、諸々の事情もありまして、特集と論文に分けることになりました。ご興味のある方は、両方ともお読みいただけますと幸いです。

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