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HOMEエレクトロニクス電子デバイスLSI設計技能検定試験「ESA」過去問題解説集 > ≪問題≫Verilog-選択式36

  • エッチ・ディー・ラボ
  • 2012/11/17 00:00
  • 1/1ページ


非同期クロック間で信号を受け渡しするために、以下に示すようなFIFOメモリを用いたインターフェース回路を考えた。このFIFOを含む回路について説明した文の空欄①、②、③、④に入る語句の組み合わせとして最も適切なものを選べ。

< 回路構成 >


< 上図の信号仕様 >
write・・・1の時、前段回路側のクロックでFIFOにデータを書き込む

read ・・・1の時、後段回路側のクロックでFIFOからデータを読み出す

full ・・・FIFOが満杯の時(これ以上書き込めない時)に1になる

empty・・・FIFOが空の時(これ以上読み出せない時)に1になる


< 説明文 >
< 選択肢 >
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