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HOMEエレクトロニクス電子デバイスLSI設計技能検定試験「ESA」過去問題解説集 > ≪問題≫Verilog-選択式33

  • エッチ・ディー・ラボ
  • 2012/11/14 00:00
  • 1/1ページ


以下の回路における信号Aの値をシミュレーション時にファイルへ出力する。RTLおよびゲートレベルでのシミュレーションを考慮して、ファイル出力タイミングとして最適なものを選べ。

< 回路構成 >

< ファイル出力タイミング >
< 選択肢 >
1.①のタイミング(クロックの立ち上がり)

2.②のタイミング(クロックの立ち上がりの直後)

3.③のタイミング(クロックの立ち下がりの直前)

4.④のタイミング(クロックの立ち下がり)

5.⑤のタイミング(クロックの立ち下がりの直後)

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