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HOMEエレクトロニクス電子デバイスLSI設計技能検定試験「ESA」過去問題解説集 > ≪問題≫Verilog-選択式23

  • エッチ・ディー・ラボ
  • 2012/10/04 00:00
  • 1/1ページ


次の記述は文法エラーが発生する。その原因として正しいものを選べ。

< 記述 >

< 選択肢 >
1.cntの信号がreg宣言されているため
2.always文のセンシティビティリストに問題があるため
3.always文内のif文にbegin~endの記述がないため
4.always文内で代入する定数値に基数が記述されていないため
5.waitの信号名に問題があるため

解答と解説はこちら



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