• BPnet
  • ビジネス
  • IT
  • テクノロジー
  • 医療
  • 建設・不動産
  • TRENDY
  • WOMAN
  • ショッピング
  • 転職
  • ナショジオ
  • 日経電子版

HOMEエレクトロニクス電子デバイスLSI設計技能検定試験「ESA」過去問題解説集 > ≪問題≫Verilog-選択式16

  • エッチ・ディー・ラボ
  • 2012/09/12 00:00
  • 1/1ページ

次の記述を論理合成したところ、論理合成ツールでエラーになった。その理由として適切なものを選べ。


< 記述 >
wire        CLK, RST_X, EN;
wire  [3:0] DIN;
reg   [3:0] Q;

always @( posedge CLK or RST_X) begin
   if(!RST_X)
     Q <= 4'b0000;
   else if (EN)
Q <= DIN; else Q <= Q; end

< 選択肢 >
1.センシティビティリストにENの記述が不足しているため
2.センシティビティリストにQの記述が不足しているため
3.センシティビティリストにDINの記述が不足しているため
4.if文のelse項に、Q <= Q;の記述があるため
5.センシティビティリストのRST_Xにnegedgeの記述が不足しているため


解答と解説はこちら


* 解答と解説を見るには有料サービス「Tech-On!プレミアム」の加入が必要です。「Tech-On!プレミアム」の詳細はこちらから。

【技術者塾】(6/6開催)
最適制御とモデル予測制御の基礎から応用展開まで


最適制御の基礎と数値解法の考え方を解説した上で、モデル予測制御の問題設定、実時間アルゴリズム、そして最先端の応用事例について解説します。実際に応用する際の手順がイメージできるよう、簡単な例題を交えて説明します。詳細は、こちら
日程 : 2016年6月6日
会場 : BIZ新宿 (東京・西新宿)
主催 : 日経エレクトロニクス

おすすめ