≪問題≫Verilog-選択式16

次の記述を論理合成したところ、論理合成ツールでエラーになった。その理由として適切なものを選べ。

wire        CLK, RST_X, EN;
wire  [3:0] DIN;
reg   [3:0] Q;

always @( posedge CLK or RST_X) begin
   if(!RST_X)
     Q <= 4'b0000;
   else if (EN)

     Q <= DIN;
   else
     Q <= Q; 
end