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HOMEエレクトロニクス電子デバイスLSI設計技能検定試験「ESA」過去問題解説集 > ≪問題≫Verilog-選択式16

  • エッチ・ディー・ラボ
  • 2012/09/12 00:00
  • 1/1ページ

次の記述を論理合成したところ、論理合成ツールでエラーになった。その理由として適切なものを選べ。


< 記述 >
wire        CLK, RST_X, EN;
wire  [3:0] DIN;
reg   [3:0] Q;

always @( posedge CLK or RST_X) begin
   if(!RST_X)
     Q <= 4'b0000;
   else if (EN)
Q <= DIN; else Q <= Q; end

< 選択肢 >
1.センシティビティリストにENの記述が不足しているため
2.センシティビティリストにQの記述が不足しているため
3.センシティビティリストにDINの記述が不足しているため
4.if文のelse項に、Q <= Q;の記述があるため
5.センシティビティリストのRST_Xにnegedgeの記述が不足しているため


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