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HOMEエレクトロニクス電子デバイスLSI設計技能検定試験「ESA」過去問題解説集 > ≪問題≫Verilog-選択式8

  • エッチ・ディー・ラボ
  • 2012/07/11 00:00
  • 1/1ページ

次の記述は論理合成でラッチが生成されるので、ラッチが生成されないように記述を変更したい。ラッチが生成されない記述はどれか。

< ラッチが生成される記述 >
always@( DIN )
casex( DIN )
2'b00 : YO = 1'b1;
2'b10 : YO = 1'b0; ZO = 1'b1;
2'bx1 : ZO = 1'b0;
endcase

< 選択肢 >

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