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HOMEエレクトロニクス電子デバイスLSI設計技能検定試験「ESA」過去問題解説集 > ≪問題≫Verilog-選択式3

  • エッチ・ディー・ラボ
  • 2012/06/27 00:00
  • 1/1ページ

問題

論理合成でデザインルール制約を与えることがある。次のうち、回路を合成する際に与えるデザインルール制約として全く必要性のないものはどれか。 < 選択肢 >

1.最大遷移時間制約を回路全体に与える
 
2.最大負荷容量制約を回路全体に与える
 
3.最大ファンアウト制約を回路全体に与える
 
4.最大ファンアウト制約を入力ポートに与える
 
5.非同期リセットラインは、デザインルールの制約から除外する

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■変更履歴
当初、別の問題を掲載していました。お詫びして訂正します。現在は修正済みです。 [2012/10/15]
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