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HOME > セミコン・ジャパン 2005 スペシャル･レポート > 【技術動向：テスト】SoCテスターでのTAT短縮で差異化，業界標準化でテスト・コスト削減へ

セミコン・ジャパン 2005 スペシャル･レポート

2006年を読む●技術動向

テスト

SoCテスターでのTAT短縮で差異化
業界標準化でテスト・コスト削減へ

ルネサス テクノロジ
生産本部 実装・テスト技術統括部
JT生産技術部
西村 安正

　ますます高集積化するLSIの進展は，あらゆる製品のインテリジェンス付加に貢献している。LSIの製造供給に不可欠なのは信頼性確保であり，信頼性の高いLSIをSiウエーハ上に形成されたチップ群の中から効率良く選別するのがATE（automatic test equipment）のメインとなるLSIテスターである。ここでは高集積化ロジックLSIの代表であるSoC（system on a chip）対応のテスターに焦点を絞り，（1）最先端SoC対応の汎用高速ロジックLSIテスター（SoCテスター），（2）オープン・アーキテクチャ・コンセプト実現のテスター，の2005年の動向と課題を述べる。

■テスト・ソリューションの提供

　一つのSoCチップ内に形成されたロジック部とメモリー部とアナログ部をいかに効率的にテストするか，そのソリューション創出のキー・テクノロジとの位置付けでSoCテスターは進展してきたといえる。半導体試験装置メーカーのSoCテスター製品カタログを見ると，図1に示すように最大試験周波数500MHz以上，ピン数1000ピン以上，効率化に最も寄与する同時測定数も8個以上となっている1）。ハード・ウェアの進歩（より早く，より多く，より正確に）はテスター技術の基本だが，カタログ上の定量的データで記述困難な性能，例えばSoCデバイスの設計からテストまでのTAT（turn around time）を大幅に短縮するテスト・ソリューション提供にも時代を反映し各社開発の重点を置いてきている。製品のスピード開発と低価格化がビジネスに大きく左右するSoCの生産では，テスト・コストの削減とともにTAT短縮のソリューション提供を差異化機能として各社がアピールするのは必然といえる。

　TAT短縮の一例はデバイス完成前にテスト・デバグの検証確認ができるようにテスト技術とEDA（electronic design automation）技術を融合した仮想テスター環境を提供する手法である。これにより，テスト技術者とLSI設計者のテスト環境の共有が可能となり，多くの時間を要していた問題の原因究明作業が効率良く実施できる。最先端SoCデバイス開発が高度化するにつれて専門領域が細分化され，この種の融合技術による境界領域を埋める手法は，アプローチ方法を含め今後も進化させなければならない技術課題だろう。

■同時測定数が増大

　テスト・スループットの観点から見ると，SoCテスターの制御コントローラの性能向上とともに，テスター・ハード・ウェアのアイドリング時間低減を目指したデバイス測定のための各種パラメータ設定のパラレル化技術に進歩が認められる。また，長大な時間を要する大容量メモリー製品で先行した同時測定技術をSoCにも適用し，その同測数増大によってデバイス1個当たりのテスト時間を劇的に短縮している。

　同測数増大の最大のネックであるデバイス・ピン数に関しては，テスト用ピン数削減を可能とするDFT（design for testability）技術との協調によってデバイス設計段階からテスト容易性を考慮することが常識となっている。さらに，SoCテスターの開発思想と根本的に異なるが，そのテスター価格を劇的に低減することを狙いとしてロジックBIST（built in self test）などのDFTの可能性を最大限に利用するDFTテスター 1）も注目するSoCテスト・ソリューションと言える。

　テストの基本である高精度測定，特に動作タイミング系の精密な計測においては，SoCテスター本体のみならず被測定デバイスを含めた測定系全体でのタイミング精度補償が重要であり，その技術改善（測定精度向上）は従来から図られていた。最近では精度と歩留まりとの関係定量化により，改めてクローズアップされ，改善策推進のブースタとなってきている。また，低消費電力化に向けた低電圧動作でのテストにおいては，耐ノイズの測定技術が顕在化し，アナログ測定技術のノウハウが強く求められてきている。

（「セミコン・ジャパン2005 NAVIGATOR」から抜粋）