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エンベッドDRAMの性能を，マルチチップで実現する
システムLSIプラットフォーム技術を，ベンチャー企業のSFTが開発

システム・ファブリケーション・テクノロジーズからの提案詳細

[2005/02/24]

　システム・ファブリケーション・テクノロジーズ（以下SFT）では，シリコン・インターポーザとマイクロバンプを応用したマルチチップ技術「SiS（システム･イン･シリコン）アーキテクチャー」を開発した（図１）。自社開発の多ビットDRAMと組み合わせる事により，エンベッドDRAMプロセスを用いたSoCと同等の性能を実現する。また，SiS構造のシステムLSIを開発するための設計環境を，プラットフォームとして提供し，半導体メーカーや電子機器メーカーで開発中の画像処理LSIやグラフィックスLSIへの応用を提唱している。今回の技術開発は，「独立行政法人新エネルギー・産業技術総合開発機構（NEDO 技術開発機構）」の研究開発型ベンチャー・中小企業支援を対象にする「産業技術実用化開発助成事業」による開発支援を受け，その研究成果を応用する。

図１：SiS（システム･イン･シリコン）アーキテクチャー

従来技術の問題を克服
　マイクロプロセサを含めた論理回路とメモリー間のバスのデータ転送速度は，システム性能を決定するうえで非常に重要であり，さらなる高速化が要求されている。これらをシングル・チップで実現すると，メモリー混載などの複雑な先端プロセスの使用が不可欠になり，開発費(NRE)が高騰するばかりか，開発期間も長くなってくる。一方，汎用のDRAMを使用した従来のシステム・イン・パッケージ(SIP)では，充分なバス性能を実現する事ができない（図２）。

図２：メモリー搭載への要求と従来ソリューションの限界

　高速のメモリバスの実現には，シングル・チップのSoCが適している。しかし現在利用が可能である90nmのエンベッドDRAMプロセスを使用した場合，開発費が莫大になるばかりか，試作を含めた開発期間が半年にも及ぶ。また，ロジックと混載するDRAMは，専用のDRAMプロセスで製造されたDRAMに比べ，セル面積等の最適化が難しい。このため，経済的に開発できるDRAMの容量は，90nmプロセスでも64Mビット程度となる。また，次世代製品開発を考えた場合，65nm/45nmのプロセスが，開発ロードマップとして可能であるかの判断は，非常に難しい選択となる。さらにフラッシュ・メモリーやアナログ回路などを含めた集積を考えた場合，シングル・チップでのソリューションにも限界がある。
　逆に，DDR/DDR2など既存のDRAMを用いたマルチチップ・システムの場合，高いバンド幅を実現しようとすると，入出力端子数が限られる。このため，非常に高い周波数での設計が前提となる。基板を含めたタイミング設計並びに実装が困難であるとともに，SIPとして同一パッケージに集積したとしても，ベアチップの品質を保証するためのKGDの問題を含め，製品全体のテスト技術並びに品質保証に明確な答えが無い。また全体の設計・検証環境も，SoCと比べるとまだ充分とは言えない。
　SiSアーキテクチャーでは，シリコン･インターポーザを使用することにより，チップと基板の線形熱膨張係数を同じにし，微細なバンプ構造を可能とした。これにより，通常の有機系基板を用いたSiPに比べ，超多ビットのバスを構築すると共に，信頼性も向上させている。また，チップ間を結ぶ配線は，プリント板上の配線と比べると，配線容量等の電気的特性はチップ内配線に近い。このため，この構造自体が通常のSoC構造に近く，既存のEDAツールを用いた設計・検証システムの構築が可能となる。つまり，全体設計はブロックベースのシングル・チップとして行い，製造はマルチ・チップとして，それぞれ最適な個別ウェハープロセスの選択が可能となる。SFTでは，この構造がシリコンのサンドイッチ状である事より，「システム･イン・シリコン(SiS)」と命名した。

独自開発の３つの要素技術で差別化
　SFTは，製造設備を持たない，いわゆるファブレスの会社であり，SiS技術の実現にむけて，３つの独自技術の開発を行い，製造は外部に委託する。
　一つはSiS-DRAMの開発である。SFTでは，シリコン･インターポーザ上に搭載することを前提とした専用の「SiS-DRAM」を開発している。SiS-DRAMは，既存のDRAMよりも入出力端子の数を増やすことにより，バンド幅の拡大，高周波成分の低減によるEM対策を実現すると共に，テストの容易化の機能を実装している。第１世代は，64M～256Mビット構成，512～2,048ビット幅で，最大転送速度4.2G～16.8GB/秒を実現する。組立後のDRAMテストは同時に実装するASICチップに搭載するインターフェース・マクロを介して行う。2005年３月には，SiS-DRAMのシミュレーション・モデルの供給を開始し，先行開発先でのSiSデバイスのフロントエンド設計が可能になる。
　二つ目はSiSアーキテクチャーの開発である。一般にSiPで利用されている有機系のインターポーザに代えて，実装チップと同じ材料であるシリコンをインターポーザとしてチップ間配線に使う「SiSアーキテクチャー」技術を開発している。半導体製造技術を使ってチップ間配線を形成するため，配線ピッチを微細にできる。同社の技術では第１世代として，改良されたC4ハンダバンプ技術を用い，50μmピッチのバンプを実現した。さらに，次世代に向けて，20μmピッチのバンプ技術を開発中である。ここで，実装技術の開発は新光電気工業に委託している。同社では，複数のチップを高い歩留り・信頼性を確保しながらシリコン･インターポーザ上に集積するためバンプ構造や設計基準，電気的特性を確認するためのテスト手法，信頼性保証の手法等を中心に開発を推進している。
　三つ目はSiS設計プラットフォームの開発である。複数チップをあたかも1チップであるかのように扱ってシリコン・インターポーザ上に集積するための「SiS設計プラットフォーム」技術を開発している。SiSアーキテクチャーはSoCと構造が近いため，SoC向けの既存設計ツールや検証ツールを流用することができる。このため同社が開発している設計環境は，米Cadence Design Systems,Inc.，米Synopsys,Inc.などの汎用EDAツールに同社が提供するソフトウエアを付加することによって構築する。すでに利用実績のあるツールを中心に利用するため，設計者が簡単に利用できる。また，設計環境の構築に向けた追加投資は，ほとんど必要としない。

システム・ファブリケーション・テクノロジーズからの提案：
	SiS専用の64M/128MビットDRAMの論理モデル，シミュレーション・モデル，チップ，IPをシステム・ファブリケーション・テクノロジーズが供給

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