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 MePコアと独自IPをFPGAに集積したデモ・キット プロセサ知識がない技術者が３カ月で完成 [2006/08/25]
「MeP（Media embedded Processor）のようにカスタマイズが可能で，SoC（system on a chip）化できるマイクロプロセサは少ない。しかも非常に使いやすかった」。MePを使った感想を，大日本印刷電子デバイス研究所DNPひびきの研究センターセンター長の大住勇治氏はこのように語った。大住氏は，同社の画像処理補間演算（バイキュービック・スプライン補間演算）処理IP（intellectual property）をMePのハードウェア・エンジン拡張部に集積し，その回路をFPGA上に実装して画像拡大時にスケーリング表示処理を行うデモンストレーション・キットを開発した。マイクロプロセサの知識がなく，Ｃ言語を使った経験もない技術者が，MePおよび設計ツールを新たに学習し，わずか３カ月でデモ・キットを完成させた。本設計事例の詳細は，2006年９月15日に海運ビル（東京・千代田区）で開かれる「MeP World 2006 ～ FORUM & EXPO ～」で紹介される。 日本セロックシカ製の評価ボード上のFPGAに実装 本デモ・キットでは，設計した回路が日本セロックシカ製の評価ボード「RC300E」上のFPGA（米Xilinx社製「Virtex-ⅡXC2V6000-4」）に実装されている。この回路はMePコアと独自開発のIPなどで構成され，MePの機能拡張の１つであるハードウェア・エンジン拡張を使って設計されている（図１）。従来のバイリニア方式で画像を拡大すると，画像の境界領域はボケた状態で拡大される。これに対してバイキュービック・スプライン補間演算処理を使えば，拡大画像の境界領域もスムーズに表示できる（図２）。 本デモ・キットの動作は次の通り。評価ボードに用意されているタッチ・スクリーンを使って，拡大率や拡大領域のX-Y座標を指定する。するとハードウェア・エンジンの制御レジスタに拡大率などが書き込まれる。それとともにMePコアに割り込みがかかる。MePコアは制御レジスタから拡大率を読み出し，演算処理（除算）を行い，結果を制御レジスタに書き込む。ハードウェア・エンジンは，制御レジスタに書き込まれたデータをもとにメモリーから原画像を読み出し，バイキュービック・スプライン補間演算を実行し，その結果をメモリーに書き戻す。その後，ハードウェア・エンジンに組み込まれている画像出力回路がメモリーから拡大画像を読み出し，スクリーンに表示する。 設計ツールには日本セロックシカの高位設計検証環境「DK Design Suite」を含む「MeP デザイン・キット」を使った。DK Design Suite にはＣ言語ベースの動作記述言語「HandelC」が用意されており，HandelCが備える関数を使えばメモリーの書き込みと読み出し，スクリーンへの出力などを簡単に記述できる。例えば，メモリーへのアクセスは２行で記述できた。大住氏はMeP デザイン・キットを使えば，デモ・キットの作製やIPの検証が簡単にできると言う。同氏は，今後，MeP デザイン・キットを映像処理へも展開したいとした。 図１：バイキュービック・スプライン補間演算処理を行う回路のブロック構成図  図２：バイリニア方式の拡大画像とバイキュービック・スプライン補間演算処理の拡大画像の比較  今回の設計には，日本セロックシカの「MeP デザイン・キット」に含まれる最大構成のMePデータを使った。このためMePコアがFPGAに集積された全スライスの44％を占有していた。しかし，機能的には最大構成のMePを使う必要はない。占有率はもっと低く抑えられる。ハードウェア・エンジンのスライス占有率は19％だった。 「MeP World 2006」 詳細および参加登録（無料）はこちら |
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